IBMのナノスタックチップが示す「上に積む」という半導体の次の一手
半導体業界が「これ以上小さくできない」という壁に突き当たったとき、次の手はどこから来るのか。IBMが2025年6月25日に発表した「ナノスタック」チップは、その問いへの現時点での最有力な回答のひとつだ。
結論から言うと、これは本物の技術的前進だ。ただし「10年でデータセンターが変わる」という見出しをそのまま信じるのは早い。
「上に積む」という発想が、半導体の次の10年をつくる
ムーアの法則とは、チップ上のトランジスター数が約2年ごとに倍増するという経験則だ。半世紀以上にわたってこの法則が機能し続けたのは、トランジスターを段階的に小型化することで、同じ面積により多くを詰め込めたからである。
しかし過去15年間で、そのサイズは量子力学の影響が動作に及び始める数十ナノメートル領域にまで到達した。物理の壁だ。これ以上「横方向に縮める」ことが難しくなったとき、業界が向かったのが「縦方向に積む」アプローチである。
IBMが今回発表したナノスタックアーキテクチャは、この方向性を先端製造ラインで実証したものだ。
数字で整理する——何がどれだけ変わるのか
発表されたスペックをまず整理しておく。
- トランジスター集積数: 爪ほどの面積に約1000億個
- 集積密度: IBMが2021年に発表した従来技術の2倍
- 処理性能: 従来比最大50%向上
- エネルギー効率: 最大70%改善
この数字の出どころを押さえておくことが重要で、これはプロトタイプチップでの計測値だ。量産品でこの性能が再現できるかどうかは、また別の話になる。
技術的な核心は「CFET（相補型電界効果トランジスタ）」と呼ばれる積層構造にある。イリノイ大学アーバナ・シャンペーン校のチン・カオ教授（材料科学・工学）によれば、2種類のトランジスターを垂直に積み重ねたものがCFETであり、IBMだけでなくインテル、サムスン、TSMC、ベルギーの研究機関Imecもこの方向を追っている。
IBMの固有の特徴は、第2層のトランジスターを第1層の真上ではなく互い違い（オフセット）に配置した点だ。これにより配線が簡素化されるという。同様に2層チップを実現するAMDの3D V-CacheやファーウェイのLogicFolding技術は「それぞれの層を別々に製造してから貼り合わせる」方式だが、IBMは下層の上に直接上層を形成するアプローチを採用した。カオ教授はこの精度差が、トランジスターが極めて微細な領域での性能に直結すると指摘している。
チャネル構造にも踏み込んでおくと、ナノスタックは2022年頃から最先端製造に使われるナノシート技術を基盤としている。IBMの設計では、電子が流れるチャネルは3枚のナノシートで構成され、各シートの厚さは15原子分、シート間隔は9ナノメートルだ。
IBMのアプローチが「違う」と言われる理由と、残っている壁
直接積層が高精度を実現できる一方で、この製造手法には固有の課題がある。それが「サーマルバジェット（熱予算）」と呼ばれる問題だ。
第1層の配線を損傷させることなく第2層を形成するには、製造プロセス全体を400℃以下に抑える必要がある。IBMは「第2層を十分低い温度で形成する方法を開発した」としているが、その具体的な技術については開示していない。
カオ教授の研究グループはこれとは別のアプローチとして、「ジャンクションレス・トランジスター」を使って200℃以下での積層を実現する技術を開発している。ドーピング工程（高温を必要とするシリコンへの元素注入）を省くことで低温化を達成しているが、これはまだ原理実証段階だ。
IBMの方法論がブラックボックスである以上、「量産で同様の低温プロセスが再現できるか」は現時点では確認不能だ。この透明性の欠如は、技術評価の観点からは留保が必要なポイントである。
ここからは見方——この発表をどう読むか
IBMリサーチのジェイ・ガンベッタ部長は「これは単なる漸進的な進歩ではない。大きな飛躍だ」と述べ、テックインサイツのダン・ハッチソン副会長は「このロードマップはさらに10年から15年延びる」と評価した。発表の熱量はわかる。ただ、現実の座標を確認しておきたい。
プロトタイプと量産の間には、常に深い谷がある。
IBMは「半導体メーカーと提携して実際のチップを製造する」と述べている。この設計はGPUやCPUに採用されることを想定しているが、現時点でIBM自身が量産ラインを持っているわけではない。つまり今回の発表は、「設計と原理実証」であり、「製品」ではない。
歩留まりの問題は深刻だ。「上層でも下層でも、どちらか一方に欠陥があれば、チップ全体が不良品になる」とカオ教授は指摘する。2層構造は単純計算で歩留まりリスクが増加する。これが製造コストにどう跳ね返るかは、量産してみないとわからない。
一方で、この技術が指し示している構造的な方向性は本物だ。データセンターの消費電力は今、AI推論の普及によって急速に増大している。同じ処理をより少ない電力でこなせるチップへの需要は、これ以上ないほど明確に存在する。「70%のエネルギー効率改善」という数字がもし量産レベルで実現できれば、データセンター運営コストへのインパクトは試算するまでもなく大きい。
CFETは今やIBMだけのゲームではなく、インテル、サムスン、TSMCも追っている。今回IBMが「最先端の製造ラインでウェハー全体にわたってトランジスターを積層できることを実証した」ことの意義は、この競争の起点をひとつ押し上げた点にある。
実務と今後の論点——何を見ておくべきか
この技術を追う上で、次のポイントを指標として持っておくといい。
①量産パートナーの動向
IBMが「どのメーカーと組むか」が具体化したとき、それが量産化タイムラインの最初のシグナルになる。TSMCやサムスンがCFETベースのプロセスノードをロードマップに明示するかどうかが、実用化の目安だ。
②歩留まりデータの開示
プロトタイプから量産へ移行する際の最大の関門は歩留まりだ。IBMが具体的な歩留まりデータや製造コスト試算を出してきたら、技術が量産フェーズに近づいたサインとみていい。
③熱管理技術の透明性
現在ブラックボックスになっているサーマルバジェット管理の手法が、論文や特許として公開されるかどうか。IBMが「産業標準」として普及させたいなら、オープン化は必然的なステップになる。
④AI推論チップへの適用
IBMはGPUやCPUへの採用を想定しているが、現在最もエネルギー消費が問題視されているのはAI推論用のアクセラレーターだ。ここにナノスタックが適用されるかどうかが、実際のインパクトを決める。
経営層の観点では、「2030年代にはデータセンターのチップ選定基準がエネルギー効率で大きく変わる」という前提でインフラ戦略を描き始める時期に差し掛かっている。今すぐ何かを変える必要はないが、「2〜3世代先のハードウェアがどこへ向かっているか」を追わないと、中長期の投資判断がズレる。
まとめ
IBMのナノスタックチップは、「実験室での原理実証」を超えて「最先端製造ラインでのウェハー全体での実証」に到達した点で、確かに業界を一歩前に進めた。処理性能50%向上、エネルギー効率70%改善、集積密度2倍という数字は過小評価すべきではない。
ただし、量産化に必要な歩留まりの改善、熱管理技術の非公開性、半導体メーカーとの連携という課題が積み重なっており、「10年でデータセンターが変わる」シナリオはあくまでも楽観的な見通しだ。
次の同種ニュースを見るとき、「プロトタイプか量産品か」「歩留まりデータはあるか」「どのメーカーが採用するか」この3点を確認する習慣を持っておくと、発表の重さが測りやすくなる。
参考元: 微細化の限界を超え、IBMがムーアの法則を10年伸ばす積層チップ（MIT Technology Review）
